使用XILINX ALTERA LATTICE等多die FPGA芯片時(shí)，或多或少的都遇到過(guò)時(shí)序收斂問(wèn)題，那么對(duì)于多die的FPGA我們應(yīng)該如何做好設(shè)計(jì)了。
多die芯片其實(shí)是SSI（Stacked Silicon Interconnect）芯片，其結(jié)構(gòu)如下圖所示。其實(shí)就是在一個(gè)封裝里，把多個(gè)芯片，也就是我們說(shuō)的SLR（Super Logic Region）用interposer“綁”在一起，SLR之間的連接用專用布線資源SLL（Super Long Line）。
該截圖來(lái)自xilinx文檔872 - Large FPGA Methodology Guide (v14.3)
第一、從方案架構(gòu)設(shè)計(jì)的角度看，F(xiàn)PGA的設(shè)計(jì)也就是數(shù)據(jù)流的設(shè)計(jì)，即數(shù)據(jù)流在不同模塊之間的走動(dòng)。多die芯片中，關(guān)鍵就是處理數(shù)據(jù)流跨die的問(wèn)題。在方案設(shè)計(jì)階段，首先要考慮一級(jí)模塊在各個(gè)die中的分布。如何分配各個(gè)一級(jí)模塊，如下圖所示，主要從2個(gè)方面考慮。
第二、在具體實(shí)現(xiàn)中，對(duì)于跨die的信號(hào)處理，官方的文檔（ug949）中提供了2種方式，一種是通過(guò)約束的方式使用LAGUNA寄存器，一種是通過(guò)自動(dòng)流水打拍的方式。秉承問(wèn)題的解決能用代碼就不用約束的思想，這里介紹一種和官方指導(dǎo)的第二種方案類似的方法，但是是用RTL代碼解決，可移植性更好。如下圖所示，紅色打拍邏輯（將所有的跨die信號(hào)打2-3拍）插入在跨die數(shù)據(jù)流的兩側(cè)。對(duì)于穿越整個(gè)die的數(shù)據(jù)流，比如module B到module C的數(shù)據(jù)流，可以在中間die插入一個(gè)過(guò)橋的打拍模塊。這種方案在實(shí)踐中被證明也能很好地解決時(shí)序收斂問(wèn)題。
文章標(biāo)簽：
FPGA芯片
